`timescale 1ns / 1ps

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// Company: 
// Engineer:
//
// Create Date:   15:51:12 11/27/2024
// Design Name:   D_Trigger
// Module Name:   C:/CYH/ISE/7/Lab7/Test01_D_Trigger.v
// Project Name:  Lab7
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: D_Trigger
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module Test01_D_Trigger;

	// Inputs
	reg [7:0] D;
	reg CLR;
	reg CLK;

	// Outputs
	wire [7:0] Q;

	// Instantiate the Unit Under Test (UUT)
	D_Trigger uut (
		.D(D), 
		.CLR(CLR), 
		.CLK(CLK), 
		.Q(Q)
	);

	initial begin
		// Initialize Inputs
		D = 0;
		CLR = 0;
		CLK = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here
		#100 CLR=1;
		
		
		#100 CLR=0; CLK=0; D=8'b0000;
		#100 CLR=0; CLK=1; D=8'b0000;
		
		#100 CLR=0; CLK=0; D=8'b0001;
		#100 CLR=0; CLK=1; D=8'b0001;
		
		#100 CLR=0; CLK=0; D=8'b0010;
		#100 CLR=0; CLK=1; D=8'b0010;
		
		#100 CLR=0; CLK=0; D=8'b0100;
		#100 CLR=0; CLK=1; D=8'b0100;
		
		
	end
      
endmodule

